IEC TR 61491-1995：CAMAC 块传输协议在核数据采集中的应用

IEC TR 61491-1995 是一份关于 CAMAC（计算机自动测量与控制）系统块传输协议的技术报告。CAMAC 是一种模块化仪器标准，广泛应用于核物理、聚变研究和高能物理实验领域。该标准作为 IEC 60713 CAMAC 系列的配套文件，规定了 CAMAC 模块与计算机系统之间高速数据传输的机制，确保在实时约束条件下实现确定性和可靠的数据采集。

提示： CAMAC 块传输在当今欧洲和亚洲的许多核仪器设施中仍然运行良好。理解 IEC TR 61491 对于维护或升级这些系统的工程师至关重要。

1. 三种块传输模式：LAM、停止模式和列表模式

标准定义了三种主要的块传输模式，每种模式针对不同的数据采集场景进行了优化：

传输模式	工作机制	典型应用	传输速率
LAM（Look-At-Me）	中断驱动，模块主动请求服务	事件触发的数据记录	约 1 MHz 字速率
停止模式	地址扫描，在第一个未就绪站停止	顺序模块轮询	约 500 kHz 字速率
列表模式	预编程地址列表，支持跳过功能	选择性多参数读取	约 800 kHz 字速率

LAM 模式利用 CAMAC 的 LAM 线——每个站点的中断请求信号——来仅在模块有有效数据时发起块传输。这最大限度地减少了总线争用，非常适合核能谱学中的异步事件检测。停止模式从起始站执行顺序地址扫描，当模块指示”未就绪”时停止，从而简化了软件枚举过程。列表模式提供了最大的灵活性，允许控制器预加载一系列站地址，跳过那些标记为不活动的站点。

注意：在高事件率下，LAM 驱动传输中的时序偏差变得至关重要。设计人员必须确保机箱控制器的 LAM 优先级解析逻辑引入的延迟不超过系统的死区时间预算。

2. 机箱控制器要求与数据总线时序

机箱控制器是 CAMAC 系统中的中央总线主控器。IEC TR 61491 对控制器在块传输过程中的时序施加了严格的约束：

数据总线周期时间：块模式下每个 CAMAC 周期最大 1 微秒。
地址建立时间：在选通信号 S1 之前至少 100 ns。
数据保持时间：在选通信号 S2 之后至少 50 ns。
Q 线响应判断：控制器必须在 S2 之后 300 ns 内评估 Q 线以决定是否继续传输。

这些时序参数对于确保块传输不超过 CAMAC 数据总线背板的额定吞吐量至关重要。设计基于 FPGA 的机箱控制器替代方案时，应将这些值视为绝对最小值——增加 20-30% 的裕量是工业可靠性的标准做法。

工程建议：在用现代 FPGA 实现替代传统 CAMAC 控制器时，务必精确复制 Q 响应时序行为。现代逻辑分析仪可以验证亚微秒级的合规性，Q 采样延迟的任何偏差都会在高速传输中导致块传输失败。

3. CAMAC 块传输的工程设计要点

实现符合 IEC TR 61491 的块传输需要仔细关注系统级设计。以下五项是工程实践中的关键考量：

3.1 终端匹配与背板完整性

CAMAC 数据总线是一条多分支总线。当块传输速率接近 1 MHz 时，未经终端匹配的背板上的信号反射会导致数据错误。在超过 19 英寸的系统中，使用标准推荐的 120 欧姆电阻网络在机箱两端进行有源端接是强制性的要求。

3.2 多机箱系统的优先级仲裁

在包含多个 CAMAC 机箱的系统中，分支总线采用菊花链优先级方案。跨 N 个机箱的 LAM 优先级解析时间按 T_arb = N x 200 ns 线性增长。对于超过 8 个机箱的系统，建议实施并行优先级编码器以降低仲裁延迟。

3.3 列表模式的固件优化

列表模式操作受益于 DMA（直接存储器访问）集成。标准允许机箱控制器自主递增地址，但瓶颈通常是主计算机的 I/O 总线。在机箱控制器与主机接口之间使用至少 1024 字的 FIFO 缓冲器，可以将实时数据总线时序与主机总线延迟解耦。

3.4 接地与抗噪声设计

核仪器环境电气噪声强烈。标准引用了 CAMAC 数据线的共模抑制要求。对于超过 10 米的分支总线信号，即使原始 CAMAC 规范使用单端 TTL 电平，实际实施也应使用差分接收器（兼容 RS-422）。

危险：在核设施中，如果未对机箱之间进行适当的接地隔离而运行 CAMAC 块传输，可能会产生超过 2V 共模差值的接地回路，足以损坏 TTL 电平的数据线。在连接分支总线电缆之前，务必测量接地电位差。

4. 常见问题

问：IEC TR 61491 块传输能否用于基于 PCIe 的现代数据采集系统？
可以，但需要使用带有桥接芯片组的中间机箱控制器（例如 USB-CAMAC 或 PCIe-CAMAC）。多家供应商提供基于 FPGA 的控制器，可将 CAMAC 周期转换为 PCIe 事务，同时保持机箱级别的块传输语义。

问：IEC TR 61491 可实现的最大实际块传输速率是多少？
在精心设计的机箱控制器和匹配背板条件下，可持续实现每个 16 位字 800 kHz 至 1 MHz 的速率。更高的速率受到数据总线传播延迟和读取线建立时间的限制。

问：停止模式和列表模式中的 Q 线判断有何不同？
在停止模式中，Q 线指示模块就绪状态——Q=0 停止扫描。在列表模式中，Q=0 导致该特定站被跳过，地址计数器继续到列表中的下一个条目。两种模式下控制器都必须在指定的 300 ns 窗口内检查 Q 信号。

问：IEC TR 61491 是否适用于基于 FPGA 的现代 CAMAC 仿真器？
完全适用。其时序和协议定义与实现方式无关。FPGA 仿真器必须精确复制数据总线的选通时序（S1 和 S2）以及 Q 响应行为，以保持与现有模块的兼容性。