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IEC 62527:2007 — STIL 直流电平规范扩展（IEEE 1450.2）
IEC 62527:2007 等同于 IEEE Std 1450.2-2006，定义了标准测试接口语言的扩展，用于描述被测器件的直流电平信息。基础 STIL 标准（IEC 62525）处理数字测试模式和时序，IEC 62526 处理测试机通道映射和流程控制，而 IEC 62527 则通过指定应用这些模式的 DC 条件——输入电压阈值（VIH、VIL）、输出电压参考（VOH、VOL）、电源电压和电流负载——完成了这一三部曲。该标准确保 DC 条件以独立于仿真器和独立于测试机的方式定义，从而实现跨不同 ATE 平台的测试程序可移植性。
💡 核心洞察： 没有 DC 背景的数字模式是没有意义的。在标称 1.35 V 的 I/O 器件上，同一个模式在 VIH = 1.2 V 与 VIH = 1.5 V 下应用可能会产生截然不同的通过/失败结果。IEC 62527 将这一背景形式化，使其随模式数据一同传递。
一、直流电平规范框架
1.1 电平集与电平组
该标准引入了包含 LevelSet 定义的 Levels 块。每个 LevelSet 指定了一组完整的 DUT DC 条件：输入电平（VIH、VIL）、输出比较电平（VOH、VOL）、端接电压（VT）和电源电压（VDD、VSS）。可以在一个 Levels 块内定义多个 LevelSets，并且可以在模式执行期间切换活动电平集以适应不同的工作模式。LevelGroup 结构将共享相同 DC 电平的信号分组，减少了电平定义文件中的冗余。
1.2 可编程电平与固定电平
IEC 62527 区分了可编程电平（由 ATE 电平设置 DAC 在运行时设定）和固定电平（硬连线或由外部仪器决定）。对于可编程电平，标准规定了分辨率和精度要求：数字 I/O 电平通常为 1–10 mV 分辨率，精度为 ±(0.5% + 5 mV)。LevelAccuracy 结构记录了可实现的精度，STIL 编译器使用该信息验证指定电平是否在测试机能力范围内。
⚠️ 工程注意： IEC 62527 中的电平精度规范假设测试机环境已校准。实际上，ATE 引脚电子卡上的热梯度可能会引入 5–15 mV 的偏移漂移。对于低电压技术（1.2 V 及以下），此漂移代表电源电压的 1–2%——足以导致测试限值违规。建议定期进行测试机头的热映射。
二、全面的电平类型与属性
| 电平类型 | 符号 | 描述 | 典型范围 |
|---|---|---|---|
| 输入高电压 | VIH | 逻辑 1 驱动施加电压 | 0.7 × VDD 至 VDD + 0.3 V |
| 输入低电压 | VIL | 逻辑 0 驱动施加电压 | −0.3 V 至 0.3 × VDD |
| 输出高比较 | VOH | 逻辑 1 比较阈值 | 0.8 × VDD 至 VDD |
| 输出低比较 | VOL | 逻辑 0 比较阈值 | 0 V 至 0.2 × VDD |
| 端接电压 | VT | 上拉/下拉端接 | VDD/2（SSTL），0 V（开漏） |
| 电源电压 | VDD | 内核或 I/O 电源电压 | 0.8 V 至 5.0 V |
| 高电平负载电流 | IOH | VOH 测试的输出拉电流 | −100 μA 至 −20 mA |
| 低电平负载电流 | IOL | VOL 测试的输出灌电流 | +100 μA 至 +20 mA |
2.1 时序参考电平
除了静态 DC 条件外，IEC 62527 还规定了用于时序测量的参考电平：测试机测量传播延迟、建立时间和保持时间的电压。标准定义了指定测量阈值的 TimingRefLevel 结构——通常为标准 CMOS 的 VDD/2，或差分信号标准（如 LVDS 和 SSTL）的 VREF 电压。DC 电平与时序参考电平之间的区别很重要：时序测量对参考电平精度敏感，与静态 DC 驱动电平相比，高速接口需要更严格的校准（±2 mV）。
2.2 参数测试集成
IEC 62527 还涵盖了 DC 参数测试，如漏电流（IIL、IIH）、静态电源电流（IDDQ）和输出驱动电流。对于这些测试，标准定义了指定强制条件（电压或电流）和测量参数的 DCMeasurement 结构。结果可以与存储在 DCLimit 块中的用户定义限值进行比较。这种集成允许在同一个 STIL 框架内（与功能数字模式一起）描述参数测试序列，实现统一的测试程序开发。
✅ 设计优化： 对于先进节点（28 nm 及以下）的 IDDQ 测试，标准的
DCMeasurement 结构可以指定 10–100 ms 的平均间隔，以滤除由时钟馈通和热效应引起的动态泄漏波动。配置测量积分时间以匹配 DUT 的热时间常数，可获得最佳重复性。三、工程设计要点
3.1 电平精度预算
DC 电平规范中最具挑战性的方面之一是跨越测试机到 DUT 接口的精度预算。DUT 引脚处的总电平精度是以下各项的总和：ATE 引脚电子 DAC 分辨率和线性度（±2–5 mV）、驱动器/接收器偏移误差（±3–10 mV）、夹具和电缆 IR 压降（在高电流下可达 10–50 mV）以及 DUT 插座接触电阻（通常为 10–50 mΩ，在 100 mA 时贡献 1–5 mV）。IEC 62527 提供了 LevelAccuracyBudget 结构来明确记录这些贡献，从而能够就测试裕量分配做出明智的决策。
3.2 多电压域管理
现代 SoC 包含多个电压域，它们可能在不同电压下工作，并可能为了电源管理而独立断电。IEC 62527 通过 PowerDomain 结构支持多域器件，该结构按域分组电源和电平。标准还规定了域之间的排序约束：例如，I/O 电源必须在其最终值达到后才可启动内核电源，以防止上电期间的输出驱动竞争。违反这些约束可能导致闩锁——一种可能损坏器件的硬失效。
3.3 测试机与测试台测量之间的相关性
半导体测试中的一个长期挑战是 ATE 和测试台表征设备上 DC 测量之间的差异。IEC 62527 通过定义参考测量条件来解决这一问题，这些条件指定了精确的强制和测量设置：用于低电阻测量的四线检测、用于漏电流测量的保护走线、以及用于精确电压强制的指定建立时间。遵循 RMC 指南通常可将测试机到测试台的相关误差从 10–15% 降低到 3% 以下。
🚨 关键失效模式： 同步开关输出事件期间的地弹跳可能会使有效 VOL / VOH 比较电平瞬间偏移 100–300 mV。IEC 62527 的静态电平规范未考虑这种动态效应。工程师必须确保测试程序在最后开关事件与输出比较选通之间留有足够的建立时间——标准 CMOS I/O 通常为 5–10 ns。
四、常见问题解答
❓ Q1: IEC 62527 与 JEDEC I/O 电压电平标准有何关系？
JEDEC 标准定义了器件的 I/O 电压规范。IEC 62527 定义了如何在独立于测试机的格式中表示这些规范以用于 ATE 编程。IEC 62527 文件中的 DC 电平应从 DUT 的 JEDEC 兼容数据手册中导出，但文件格式包含 JEDEC 标准未涉及的测试机特定信息（分辨率、精度、校准）。
❓ Q2: IEC 62527 能否用于模拟电平规范？
该标准主要针对数字 DC 电平设计。对于模拟信号规范，请参考 IEC 62529（IEEE 1641），该标准定义了包括正弦波、脉冲和调制波形在内的信号定义。但是，IEC 62527 可以指定执行模拟测试时的 DC 偏置条件。
❓ Q3: 当指定电平超过测试机能力时会发生什么？
当 LevelAccuracy 要求超过测试机指定能力时，STIL 编译器应标记违规。实际上，测试工程师可能需要：放松精度要求（如果 DUT 有裕量）、使用不同的测试机通道类型、或基于测试机校准数据应用软件修正因子。标准可选的 LevelCorrection 结构为记录这些调整提供了框架。
❓ Q4: ATE 上的 DC 电平应多久重新校准一次？
IEC 62527 未规定具体的校准间隔——这取决于测试机平台和所需精度。生产测试的行业惯例是使用参考 DUT 或校准模块进行每日校准验证，每季度或任何硬件变更后进行完整系统校准。对于工程表征，建议每次测试会话进行校准。
