IEC 62525:2007 — 标准测试接口语言（STIL）数字测试向量标准

IEC 62525:2007 等同于 IEEE Std 1450-1999，定义了标准测试接口语言（STIL）——一种用于表示数字测试模式数据和相关信息的文件格式。在 STIL 出现之前，每种自动测试设备（ATE）平台都使用专有格式，设计团队必须为每个目标测试机编写自定义模式编译器。STIL 通过提供标准化的、与仿真器无关的语法来描述信号、时序、波形、扫描结构和模式流程，打破了这种供应商锁定。如今，STIL 已成为半导体可测性设计（DFT）生态系统的基石，得到所有主要 EDA 工具和 ATE 平台的支持。

💡 核心洞察： STIL 将测试生成（在 EDA 工具中）与测试执行（在 ATE 上）解耦。单个 STIL 文件可以直接从 ATPG 工具流向 Teradyne、Advantest 或 Keysight 测试机，无需手动转换——为每个产品节省数周的测试程序启动时间。

一、STIL 语言架构

1.1 结构块

STIL 文件组织为块层次结构：Signals 声明引脚名称和分组；SignalGroups 定义总线别名；Timing 指定波形集和周期；Pattern 包含实际测试向量；ScanStructures 描述扫描链；Procedures 封装可重用的测试序列。这种模块化结构反映了半导体测试中的关注点分离——信号映射、时序生成和模式应用各自独立定义，在测试时组合使用。

1.2 波形与时序模型

STIL 时序模型是基于事件的而非基于逐引脚周期的。波形定义为相对于周期边界的事件序列。可以定义多个波形集并在模式执行期间动态选择。WaveformTable 结构将逻辑状态映射到物理波形，使得相同的模式数据只需切换时序文件即可适用于不同的速度等级或测试机配置。

// STIL 时序块示例
Timing {
  WaveformTable default {
    Period ’50ns’;
    Waveforms {
      sig_a { 0 { ‘0ns’ D; } 1 { ‘0ns’ D; } }
      sig_b { 0 { ‘0ns’ D / ’25ns’ X; } 1 { ‘0ns’ D / ’25ns’ D; } }
    }
  }
}

⚠️ 工程师提示： STIL 时序中最常见的错误是选通窗口与输出驱动器禁用事件的对齐偏差。当双向信号在驱动模式和比较模式之间切换时，时序定义必须包含至少 2–3 ns 的死区时间，以防止测试机通道电子器件上的驱动竞争。

二、关键能力与模式结构

表 1 — 核心 STIL 模式结构（IEC 62525:2007 / IEEE 1450）
结构	用途	示例
`W`（向量）	一个测试机周期中的信号状态	`W "cycle1" { sig_a=1; sig_b=0; }`
`Loop`	重复向量序列 N 次	`Loop 100 { "scan_cycle"; }`
`MatchLoop`	循环直到满足条件	`MatchLoop "wait_for_ready";`
`Call`	调用宏/过程	`Call "load_unload";`
`ScanChain`	定义扫描链顺序	`ScanChain chain1 { si=sin; so=sout; ... }`
`Macro`	可重用模式序列块	`Macro "pulse_clock" { clk=P; }`
`BreakPoint`	暂停模式执行	`BreakPoint "check_voltage";`

2.1 扫描测试支持

STIL 为基于扫描的结构测试提供了一流支持。ScanStructures 块定义每条扫描链的长度、输入引脚、输出引脚和内部单元顺序。在扫描测试期间，测试程序使用 scan_load 和 scan_unload 过程将数据移位通过扫描链。标准还定义了 ScanMask 用于在扫描捕获期间屏蔽未知状态，这对于避免大型设计中因内部节点未在捕获周期内稳定而导致的误判至关重要。

2.2 模式爆发与流程控制

在生产测试中，模式被组织为 PatternBurst 组——使用共享时序和电平资源顺序执行的模式文件集合。PatternExec 块将时序、电平和模式爆发绑定为可执行的测试套件。这种三层次结构（Pattern → PatternBurst → PatternExec）使得复杂多核、多电源域器件的测试程序组织更加高效。

✅ 最佳实践： 对于超过 100 万周期的大型扫描模式，使用 STIL 的 Compress 指令配合游程编码。大多数 ATE 平台在扫描数据上可实现 5:1 到 20:1 的压缩比，显著减少模式内存使用和测试时间，同时不影响故障覆盖率。

三、工程设计要点

3.1 STIL 编译器流水线

在典型的 DFT 流程中，ATPG 工具（如 Synopsys TetraMAX 或 Cadence Modus）生成 STIL 模式文件。ATE 供应商提供的”STIL 编译器”将独立于仿真器的 STIL 转换为本地测试机周期。编译器的关键任务包括：将逻辑信号映射到物理测试机通道（根据 Signal 和 SignalGroups 块）、将时序匹配到测试机的周期分辨率（通常为 10–100 ps）、以及为扫描和功能测试部分调度模式内存。STIL 编译器的质量直接影响测试时间：优化良好的编译器可通过智能波形压缩减少 30–50% 的模式内存。

3.2 局限性与变通方法

STIL 设计于 1999 年，原生不支持模拟/混合信号测试、电源管理序列或高速时钟生成。这些局限性通过 STIL 扩展标准（IEC 62526/IEEE 1450.1 用于测试目标映射、IEC 62527/IEEE 1450.2 用于直流电平）以及嵌入在 STIL Annotation 块中的供应商特定扩展来解决。工程师应将供应商扩展限制在 Annotation 块内以保持跨平台兼容性——这一实践在项目进度压力下经常被忽视。

3.3 向 IEEE 1450-2011 的演进

IEEE 1450 的 2011 年修订版（后被采纳为 IEC 62525 的修订）增加了重要能力：支持压缩模式数据、改进的扫描链描述、过程接口（用于混合信号测试排序）以及时序精度表征的形式化方法。该修订版还使 STIL 与 P1687（IJTAG）标准对齐以访问嵌入式仪器。设计新 DFT 流程的工程师应以 2011 年修订版为目标，同时保持与 1999 语法的向后兼容性以支持旧式测试机。

🚨 关键陷阱： 不同 ATPG 工具生成的 STIL 文件通常在语义上等价但在语法上存在差异。在交付到测试车间之前，务必根据 IEEE 1450 BNF 语法验证 STIL 文件。一个缺失的分号或不匹配的波形引用就可能导致 STIL 编译器崩溃，造成数小时的调试时间。

四、常见问题解答

❓ Q1: STIL 与 WGL（波形生成语言）有何不同？

WGL 是 Teradyne 开发的更早期、更简单的波形表示格式。STIL 更丰富：它支持扫描链、多种时序模式、模式爆发和过程调用。WGL 本质上是 STIL 波形功能的子集。如今大多数 EDA 工具原生输出 STIL；为与旧式测试机保持向后兼容性而提供 WGL 转换。

❓ Q2: STIL 能否用于功能测试，还是仅适用于结构扫描测试？

STIL 同时支持功能测试和结构测试模式。功能模式通常由仿真生成（VCD/FSDB 到 STIL 转换），而结构模式来自 ATPG。相同的 STIL 语法处理两者——区别在于模式的组织方式（功能模式使用更简单的波形表；扫描模式需要 ScanStructures 和扫描过程）。

❓ Q3: STIL 如何处理测试机间的可移植性？

STIL 通过其多层次架构实现可移植性：PatternExec 块分别指定时序和电平文件，允许测试工程师将相同的模式数据重新绑定到不同的测试机资源。实际上，由于测试机时序精度的差异，100% 的比特级可移植性很少见。IEEE 1450 标准指定了一种可选的测试机时序精度表征方法来量化这些差异。

❓ Q4: STIL 在 IEEE 1838（垂直 JTAG）标准中的作用是什么？

IEEE 1838 使用 STIL 作为其 3D 堆叠 IC 测试的模式格式。该标准的测试访问端口控制器和芯片级封装逻辑通过 STIL 模式进行测试，这些模式通过芯片级 JTAG 总线串行化。这将 STIL 的应用范围从 2D 芯片扩展到异构 3D 集成——这是现代半导体制造中最具挑战性的测试领域之一。