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IEC 62374-1 – 半导体器件金属层间经时介电击穿试验
IEC 62374-1 规定了半导体器件中金属层间介电层的经时介电击穿标准化测试方法。随着集成电路技术向更小尺寸发展，金属层间介电层——金属互连层之间的绝缘薄膜——的可靠性变得愈发关键。本标准提供了使用恒定电压应力对这些介电层进行加速寿命测试的方法，使制造商能够预测多层金属化方案的长期可靠性。
💡 关键见解： 金属层间介电层的 TDDB 已成为采用铜/低 k 互连方案的先进 CMOS 技术的主要可靠性问题。与传统二氧化硅不同，低 k 介电材料（k < 3.0）具有较弱的分子键，对电场诱导降解更敏感，因此标准化的 TDDB 测试对于工艺认证至关重要。
1. 范围与测试结构
该标准适用于半导体器件制造中使用的金属层间介电层，包括传统的 SiO₂ 基介电材料和先进的低 k 材料。测试结构旨在评估同一金属层相邻金属线之间或由金属层间介电层分隔的不同金属层之间的介电完整性。
标准定义了多种测试结构配置：
- 梳齿与蛇形结构： 一侧的梳齿结构，蛇形线在梳齿之间——线间介电测试最广泛使用的配置
- 梳齿与梳齿结构： 交叉梳齿结构，用于面积密集型介电评估
- 含通孔的线到叠层线结构： 用于测试金属线与相邻金属层通孔连接之间的介电完整性
- 含通孔的叠层线到叠层线结构： 用于评估层间介电可靠性
| 测试结构 | 应用 | 典型尺寸（45 nm 节点） |
|---|---|---|
| 梳齿/蛇形 | 同一金属层线间泄漏 | 线宽 65 nm，间距 65 nm |
| 梳齿/梳齿 | 面积密集型介电完整性 | 线宽 100 nm，间距 65 nm |
| 线/通孔/叠层线 | 通孔到线介电可靠性 | 通孔直径 65 nm，包围 20 nm |
| 叠层梳齿阵列 | 层间介电可靠性 | 阵列最小 10,000 个通孔 |
2. 测试程序与条件
TDDB 测试采用恒定电压应力方法进行，即在介电层上施加固定电压，监测漏电流直至发生击穿。
2.1 预测试要求
在 TDDB 应力测试开始前，所有测试结构必须经过预测试以验证结构完整性。这包括低电压下的电流-电压特性测试以建立基线漏电流、电容测量以验证介电层厚度，以及短时间（1秒）电压斜坡扫描以筛选潜在缺陷。
2.2 应力条件
TDDB 测试中施加的电场通常在 4 MV/cm 至 12 MV/cm 范围内，具体取决于介电材料和所需的加速因子。基线表征的测试温度标准化为 25 °C，并建议在 100 °C 和 150 °C 下进行额外测试以建立温度加速模型。失效准则定义为漏电流突然增大超过基线值的 100 倍或达到指定的电流限值（通常为 1 μA）。
⚠️ 工程提示： 对于低 k 材料，已观察到 TDDB 寿命的极性依赖性。当上电极相对于下电极正向偏置时，由于低 k 介电材料的不对称势垒特性，寿命可能缩短 2-5 倍。应在两种偏置极性下进行测试以全面表征介电可靠性。
3. 寿命估算与加速模型
该标准描述了多种寿命估算的加速模型，其中 E 模型（热化学模型）是主要推荐方法。
3.1 E 模型
| 模型参数 | 符号 | 典型值 (SiO₂) | 典型值 (Low-k) |
|---|---|---|---|
| 电场加速参数 | γ | 4-5 个数量级/(MV/cm) | 2-3 个数量级/(MV/cm) |
| 活化能 | Ea | 0.6-0.8 eV | 0.3-0.5 eV |
| 温度指数 | n | ~1.0 | ~1.0-1.5 |
| 威布尔斜率 | β | 1.5-2.5 | 0.8-1.5 |
3.2 面积相关的寿命依赖性
该标准基于泊松随机缺陷模型引入了 TDDB 寿命的面积缩放。对于金属层间介电层总面积为 A_total 的电路，寿命根据威布尔分布与面积成反比缩放。这意味着在相同缺陷密度下，具有 10 mm² 金属层间介电层面积的芯片在给定百分位下的寿命约为 1 mm² 面积测试结构的 1/10。
✅ 最佳实践： 使用 IEC 62374-1 进行技术认证时，测试至少 3 个电压 × 2 个温度 × 每个条件 24 个样本以获得具有统计意义的威布尔分布。建议使用最大似然估计而非线性回归进行威布尔参数提取，因为即使存在删失数据，MLE 也能提供无偏估计。
🔥 关键设计考虑： 金属层间介电层的 TDDB 寿命强烈依赖于布局图案密度。由于化学机械平坦化过程中的图案依赖性介电减薄，高金属密度区域可能经历增强的电场。始终包括与产品最差情况布局匹配的图案密度测试结构用于工艺认证。
4. 常见问题
问1：TDDB 与传统介电击穿测试有何区别？
答：传统击穿测试（Vbd）施加斜坡电压以确定本征击穿场强，而 TDDB 测量在恒定电压应力下（工作条件或加速条件下）的击穿时间。TDDB 提供了 Vbd 测试无法实现的寿命预测能力。
答：传统击穿测试（Vbd）施加斜坡电压以确定本征击穿场强，而 TDDB 测量在恒定电压应力下（工作条件或加速条件下）的击穿时间。TDDB 提供了 Vbd 测试无法实现的寿命预测能力。
问2：面积使用如何在 TDDB 寿命预测中考虑？
答：使用泊松面积缩放的威布尔分布将寿命从小测试结构外推到产品级面积。威布尔斜率 β 决定面积缩放因子——较低的 β 值表示更大的缺陷敏感性和更激进的寿命面积缩放。
答：使用泊松面积缩放的威布尔分布将寿命从小测试结构外推到产品级面积。威布尔斜率 β 决定面积缩放因子——较低的 β 值表示更大的缺陷敏感性和更激进的寿命面积缩放。
问3：金属层间介电层 TDDB 通常可接受的失效率是多少？
答：对于消费电子产品，10 年内低于 100 FIT（每 10⁹ 器件-小时的故障数）是典型的。对于汽车和工业应用，通常要求在 15 年内低于 10 FIT。
答：对于消费电子产品，10 年内低于 100 FIT（每 10⁹ 器件-小时的故障数）是典型的。对于汽车和工业应用，通常要求在 15 年内低于 10 FIT。
问4：为什么低 k 介电材料具有与 SiO₂ 不同的 TDDB 特性？
答：低 k 介电材料掺入多孔性和碳掺杂以降低介电常数，但这削弱了分子结构。这导致较低的本征击穿强度、对金属离子扩散更高的敏感性以及增加的吸湿敏感性，所有这些都加速了 TDDB 退化。
答：低 k 介电材料掺入多孔性和碳掺杂以降低介电常数，但这削弱了分子结构。这导致较低的本征击穿强度、对金属离子扩散更高的敏感性以及增加的吸湿敏感性，所有这些都加速了 TDDB 退化。
